MATHWORKS 推出基于 MATLAB 生成 HDL 代码的产品

　　新产品支持利用MATLAB和Simulink生成HDL代码和验证

　　中国北京，2012年3月6日–MathWorks近日宣布推出HDLCoder，该产品支持MATLAB自动生成HDL代码，允许工程师利用广泛应用的MATLAB语言实现FPGA和ASIC设计。MathWorks还宣布推出了HDLVerifier，该产品包含用于测试FPGA和ASIC设计的FPGA硬件在环功能。有了这两个产品，MathWorks现在可提供利用MATLAB和Simulink进行HDL代码生成和验证的能力。

　　MathWorks嵌入式应用程序和认证部经理TomErkkinen说：“世界各地的工程师都在使用MATLAB和Simulink来设计系统和算法。现在，有了HDLCoder和HDLVerifier，他们在开发FPGA和ASIC设计时再也不用手动编写HDL代码，也不再需要手写HDL测试平台了。”

　　HDLCoder利用MATLAB功能和Simulink模型生成可移植和可综合的VHDL和Verilog代码，可用于FPGA编程或ASIC原型开发和设计。因此，工程师队伍现在可以立即识别出针对硬件实现的最佳算法。Simulink模型和所生成HDL代码之间的可追溯性同时也支持开发遵循DO-254和其他标准的高完整性应用程序。

　　Xilinx全球营销和业务发展部高级副总裁VinRatford说：“HDLCoder提供与XilinxISE设计套件的集成通道，创建了一种按钮式工作流程，这样，使用MathWorks产品的算法开发人员开发面向XilinxFPGA的应用就更加容易了。这种集成化使得我们的共同客户能够访问大量经过Xilinx优化的IP组合，进一步提高了他们的生产率。”

　　HDLVerifier目前支持Altera和XilinxFPGA开发板的FPGA硬件在环验证。HDLVerifier提供协同仿真界面，能将MATLAB和Simulink与CadenceIncisive、MentorGraphicsModelSim以及QuestaHDL等仿真程序联结。有了这些功能，工程师可以迅速验证HDL实现是否符合MATLAB算法和Simulink系统规格。

　　Altera公司产品及企业营销副总裁VinceHu指出：“随着越来越多的行业采用FPGA，

　　设计师需要一种方法来弥合系统模型和FPGA设计之间的验证差距。HDLVerifier将系统模型与FPGA结合一起，使得工程师能够使用AlteraFPGA和Simulink进行FPGA硬件在环验证。这个工作流程缩短了验证周期，同时也帮助工程师在芯片实现方面树立了更强的信心。”

　　HDLCoder：HDLWorkflowAdvisor提供自定义和优化HDL代码的选项，并能直接从MATLAB中自动进行FPGA编程。